[CE] D Flip-Flop 7474

D Flip-Flop 7474

디지털 회로에서 널리 사용되는 Filp-Flop 중 하나로 다음의 용도로 사용됨.

• 데이터 (Data) 저장
• 지연 기능 (Delay) 을 제공.

D 플립플롭은
입력 신호(D)를클럭 에지에서 출력(Q)으로 전달하는 특성을
가지고 있어, 데이터를 일시적으로 저장하거나 지연시키는 역할.
D는 Data 또는 Delay의 약자임 (Data를 보다 많이 사용.)

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Preset (또는 Set), Clear 의 역할.

D Flip-Flop 의 상태를 직접 set(설정)하거나 reset(초기화)하는 데 사용되는 단자.

• Preset과 Clear 입력은 D Flip-Flop의 출력들인 $Q$와 $\overline{Q}$ 에
  • 직접적이면서.
  • 비동기적(클록 신호와 상관없이 작동)으로 영향을 미침.
• D Flip-Flop 7474에서 Preset과 Clear는 일반적으로 낮은 전압(논리 0)에서 활성화됨.

Preset과 Clear는 플립플롭의 상태($Q$ and $\overline{Q}$)를 즉시 설정하거나 리셋.

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D Flip-Flop 7474 의 Truth Table

Preset ($\overline{\text{PR}}$)	Clear ($\overline{\text{CLR}}$)	Clock (CLK)	D (input)	$Q$	$\overline{Q}$	Desc.
0 (Low, 활성화)	0 (Low, 활성화)	x (0,1 상관없음)	x (0,1 상관없음)	1	1	unstable 상태. 사용할 모드가 아님. 옆의 출력은 PR 또는 CLR이 바뀌면 곧바로 변경됨.
1 (High, 비활성화)	0 (Low, 활성화)	x (0,1 상관없음)	x (0,1 상관없음)	0	1
0 (Low, 활성화)	1 (High, 비활성화)	x (0,1 상관없음)	x (0,1 상관없음)	1	0
1 (High, 비활성화)	1 (High, 비활성화)	$\uparrow$	1	1	0
1 (High, 비활성화)	1 (High, 비활성화)	$\uparrow$	0	0	1
1 (High, 비활성화)	1 (High, 비활성화)	0	x (0,1 상관없음)	$Q_0$	$\overline{Q}_0$

• Preset = 0, Clear = 0: Invalid
  • Preset과 Clear 모두 낮은 전압(논리 0)일 때, 상태는 유효하지 않으며 (invalid, unstable),
  • 이는 일반적으로 사용되지 않는 상태임.
• Preset = 1, Clear = 0: Reset 시킴
  • Clear가 활성화될 때(논리 0),
  • Flip-Flop 의 출력 ($Q$)는 0이 되고,
  • $\overline{Q}$는 1이 됨.
• Preset = 0, Clear = 1: Set 시킴
  
  • Preset이 활성화될 때(논리 0),
  • Flip-Flop 의 출력 ($Q$)는 1이 되고,
  • $\overline{Q}$는 0이 됩니다.
• Preset과 Clear 모두 높은 전압(논리 1)일 때 : Reset도 아니고 Set도 아님.
  • Flip-Flop의 출력은 입력신호 $D$와 클럭 CLK에 의해 결정됨..
  • 클록 신호가 rising edge일 때에만$D$로 출력 $Q$의 상태가 변경됨. 

Preset과 Clear 입력을 사용하는 목적은
Flip-Flop의 출력 상태를 즉시 지정된 값으로
set(설정)하거나 reset(초기화)하기 위함임.

 

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같이 보면 좋은 자료

https://dsaint31.me/mkdocs_site/CE/ch03_seq/ce03_01_0_3_flip_flop/

BME228